Mulțumim pentru trimiterea solicitării! Un membru al echipei noastre vă va contacta în curând.
Mulțumim pentru trimiterea rezervării! Un membru al echipei noastre vă va contacta în curând.
Schița de curs
Fundamentele Arhitecturii RISC-V și Prezentarea Generală a Ecosistemului
Landscape-ul ISA RISC-V și Adoptarea în Industrie
- Filozofia ISA open-source și landscape-ul de standardizare RISC-V International
- Modelul Mental al RISC-V: Arhitectura Load-Store, Registrii, Ordinea Octeților
- Comparație cu ARM, x86 și POWER: Compromisuri pentru arhitecturi de calcul eterogene
- Evaluarea maturității ecosistemului: SiFive, T-Head, Western Digital și comunitatea în creștere a siliciului open-source
- Interfețe standardizate: ISA Privilegiată RISC-V, Stratul de Abstrahție Software pentru Mașină (MSBL)
Modele de Memorie și Conformitate ABI
- Specificația Arhitecturii Neprivilegiate: Harta CSR, gestionarea excepțiilor și ierarhiile de memorie
- Seturi de instrucțiuni RV32I / RV64I și conformitate ABI pentru portabilitatea binară cross-platform
- Convenții de ordonare a memoriei și instrucțiuni de barieră pentru sisteme multiprocesor
Programare în Limbaj de Asamblare RISC-V și Lanț de Tool-uri de Compilare
Programare la Nivel Scăzut de Instrucțiuni
- Instrucțiuni de bază întregi (I), Înmulțire/Împărțire (M), Extensii de Operații Atomice (A)
- Strategii de programare adaptate la biți pentru ținte RISC-V pe 32 și 64 de biți
- Convenții de apel și gestionarea cadrelor de stivă pentru sisteme software embedded și în timp real
Competență în Lanțul de Tool-uri de Compilare
- Lanțul de tool-uri de compilare bazat pe LLVM: Clang, LLVM, Binutils pentru cross-compilare RISC-V
- Scripturi de legătură, secțiuni și configurația layout-ului de memorie pentru medii bare-metal și RTOS
- Intrinseci de compilator, niveluri de optimizare și ajustarea codului bazată pe profilare
- Fluxuri de lucru pentru dezvoltarea lanțurilor de tool-uri open-source: construire, testare și ambalare a lanțurilor personalizate GCC/Clang
Dezvoltarea Sistemelor Embedded și a Sistemelor de Operare în Timp Real
Programare Bare-Metal și RTOS
- Programare de sisteme în Rust pentru RISC-V: abstracții fără cost, gestionarea memoriei nesigure și dezvoltare bare-metal
- Medii No-Std: legători personalizați, dezvoltare de drivere de dispozitive și I/O mapat în memorie
- Dezvoltare BSP pentru Zephyr RTOS și Buildroot pe ținte RISC-V
- Interfațare periferică: programarea GPIO, I2C, SPI, UART și a controlerelor DMA
Optimizare a Puterii și Performanței
- Gestionarea gate-urilor de ceas, managementul domeniilor de putere și optimizarea modurilor de consum redus
- Analiză de performanță ciclu-acurată cu profile de simulare și contoare de performanță hardware
- Reglarea latenței de întrerupere în timp real pentru aplicații critice de siguranță
Dezvoltarea Kernel-ului Linux și a Bootloader-ului pentru RISC-V
Ecosistemul Boot Firmware și Bootloader
- OpenSBI (implementarea specificației SBI): dezvoltare firmware bootloader
- UEFI/EDK II pe RISC-V: dezvoltare stivă firmware modernă
- Portarea Coreboot și U-Boot pentru computere cu o singură placă RISC-V
Integrarea Kernel-ului Linux
- Contribuții la kernel-ul principal RISC-V: overlays de arbore de dispozitive, topologie CPU și dezvoltare drivere pentru controlere de întrerupere (AIA)
- Dezvoltare BSP de furnizor și configurație kernel pentru platforme SoC personalizate
- Suport pentru sisteme de fișiere, stivă de rețea și containerizare (Docker, Kubernetes) pe sisteme gazdă RISC-V
Design SoC RISC-V și Prototipare FPGA
Arhitectura SoC Multicore și Integrare
- Metodologii de design Network-on-Chip (NoC) pentru procesoare RISC-V multi-core
- Protocoale de coerență Axi4/CHI și comunicare inter-procesor
- Integrare IP open-source: OpenCores, ChIPS Framework și componente RTL de furnizor
- Design matrice de magistrală și integrare controler de memorie (DDR, SRAM, eMMC, PCIe)
Prototipare Procesor Bazată pe FPGA
- Sinteză și implementare FPGA a nucleului RISC-V (de ex., BOOM, VexRiscv, PULP)
- Aserțiuni SystemVerilog (SVA) și metodologie de verificare funcțională bazată pe UVM
- Instrumente de verificare formală și testare bazată pe proprietăți pentru validarea nucleului RISC-V
Extensii Vectoriale RISC-V și Accelerare Specifică Domeniului
Explorare Profundă a Extensiei RVV (RISC-V Vector)
- Încărcare/stocare vectorială, înmulțire-adunare vectorială fuzionată (VFMA) și accelerare a calculului matricial
- Operații vectoriale de lungime variabilă (VL, VLEN) pentru execuție SIMD optimizată pentru sarcini
- Operații de mască vectorială, control de segment și flexibilitate a tipurilor de date pentru sarcini DSP și ML
Design de DSP Personalizat și Instrucțiuni Specifice Domeniului
- Proiectarea acceleratoarelor specifice domeniului prin extensii personalizate și interfețe de operanzi bazate pe CBAR
- Modificări frontend de compilator pentru generarea de instrucțiuni personalizate și emisie de cod
- Strategii de partiționare hardware-software pentru integrarea acceleratoarelor în SoC-uri de producție
Accelerare AI și Învățare Automată la Margine pe RISC-V
Design și Integrare NPU pentru Procesoare RISC-V
- Arhitectura Unității de Procesare Neurală: matrici sistolice, nuclee tensor și compresie a greutăților pentru accelerare AI pe cip
- Tehnici de cuantizare a modelelor (INT8, INT4, FP8) pentru implementare la margine pe RISC-V
- Compatibilitate framework: TensorFlow Lite Micro, ONNX Runtime și PyTorch Edge pe ținte RISC-V
Calcul eterogen pentru Sarcini AI
- Co-design al CPU gazdă RISC-V cu NPU accelerator AI pentru conducte de inferență în timp real
- Optimizare subsistem de memorie: gestionarea lățimii de bandă HBM/DDR pentru greutăți și activări ale modelelor ML
- Bugetare termică și de putere pentru sisteme de inferență AI la margine
Securitate Hardware și Computație Confidențială pe RISC-V
Protecția Memoriei Fizice și Execuția de Încredere
- Mecanisme de securitate Physical Memory Protection (PMP) și Page Table walker
- Arhitecturi Secure Enclave/TEE pentru RISC-V: integrare OP-TEE, medii de execuție de încredere de tip SEV
- Securitatea lanțului de boot: rădăcină de încredere, boot securizat și atestare de lansare măsurată
Accelerare Criptografică
- Extensii criptografice RISC-V (Zk, Zkr, K extensii): accelerare SHA, AES, RSA, RSA-PSS și ECC
- Integrare criptografie post-cuantică (PQC) pentru procesoare RISC-V de generație viitoare
- Tehnici de atenuare a atacurilor side-channel: programare constantă în timp, mascare și generatoare de numere aleatoare hardware
Design Avansat de Arhitectură Personalizată și Extensii ISA
Arhitectură Specifică Domeniului și Extensii Personalizate de Instrucțiuni
- Metodologie de design a extensiilor ISA: codare, tabele de codare, analiza impactului ABI și procesul de trimitere a specificațiilor RISC-V International
- Design de registri personalizați cu CBAR (Custom Base Address Registers) pentru expedierea operanzilor
- Pipeline-ul de instrucțiuni, detectarea hazardurilor și modificări ale pipeline-ului pentru extensii personalizate
Verificare și Validare a Modificărilor Arhitecturale Personalizate
- Design de banc de test pentru extensii personalizate: generare de stimul direcționat vs. aleatoriu
- Framework-uri de testare de regresie și verificare bazată pe acoperire pentru modificări arhitecturale
- Testare de interoperabilitate: asigurarea funcționării instrucțiunilor personalizate în limitele constrângerilor ABI
Aplicații RISC-V Critice de Siguranță și Automotive
Conformitate Standarde de Siguranță Funcțională și Automotive
- Conformitate ISO 26262 pentru procesoare automotive RISC-V
- Clasificare ASIL-Q și dezvoltare manual de siguranță pentru IP-uri de siliciu RISC-V
- Gestionare deterministă a întreruperilor, perechi de nuclee lockstep și protecție a memoriei pentru sisteme RISC-V critice de siguranță
Aplicații Industriale în Timp Real și Edge Computing
- Conformitate IEC 61508 SIL și planificare deterministă pe platforme multicore RISC-V
- Dezvoltare gateway IoT industrial cu RISC-V: conectivitate, analiză la margine și sisteme de actualizare firmware OTA
Proiect Capstone: Dezvoltare End-to-End a unui Sistem RISC-V
Proiect pe Întreg Ciclul de Viață
- Specificația arhitecturii: design extensii ISA și configurație nucleu pentru un caz de utilizare definit
- Implementare RTL în SystemVerilog cu bănci de test UVM și acoperire de verificare formală
- Prototipare FPGA, dezvoltare firmware boot și integrare stivă drivere bare-metal
- Personalizare BSP Linux și lanț de tool-uri pentru nucleul RISC-V personalizat
- Implementare sarcini AI: integrare NPU, cuantizare model și benchmarking de performanță
- Validare securitate: aplicare PMP, boot securizat și benchmarking de accelerare criptografică
- Documentație arhitecturală tehnică, analiză strategie IP și prezentare echipei cross-functional
Cerințe
Niciunul.
21 Ore
Mărturii (2)
Explicațiile și interactivitatea instrucționarului au fost excelente; chiar dacă probabil nu aveam suficientă experiență, am învățat foarte mult din acest curs!
Pieter Bruynseels - Spot Buy Center BV
Curs - Design Patterns
Tradus de catre o masina
Mi-a plăcut platforma pe care am folosit-o. Era foarte frumosă și ușoară de utilizat. Mi-au plăcut secțiunea cu TypeScript, partea despre namespace-uri și module.
Robert - DB Global Technology
Curs - JavaScript - Advanced Programming
Tradus de catre o masina
