Curs de pregatire RISC-V de la software la siliciu: programare, Linux, FPGA și aplicații AI

Fundamentele arhitecturii RISC-V și privire de ansamblu asupra ecosistemului

Peisajul ISA RISC-V și adopția în industrie

• Filosofia ISA deschis și peisajul de standardizare RISC-V International
• Modelul mental al RISC-V: arhitectură load-store, set de registre, ordinea octeților
• Comparație cu ARM, x86 și POWER: compromisuri pentru arhitecturi de calcul eterogene
• Evaluarea maturității ecosistemului: SiFive, T-Head, Western Digital și comunitatea în creștere de siliciu open-source
• Interfețe standardizate: ISA privilegiat RISC-V, Machine Software Abstraction Layer (MSBL)

Modele de memorie și conformitate ABI

• Specificația arhitecturii neprivilegiate: harta CSR, tratarea excepțiilor și ierarhiile de memorie
• Seturile de instrucțiuni RV32I / RV64I și conformitatea ABI pentru portabilitatea binară cross-platform
• Convenții de ordonare a memoriei și instrucțiuni de barieră pentru sisteme multiprocesor

Programare assembly RISC-V și toolchain de compilator

Programare de instrucțiuni de nivel scăzut

• Instrucțiuni întregi de bază (I), extensiile Multiply/Divide (M), operații atomice (A)
• Strategii de programare conștiente de biți pentru ținte RISC-V pe 32 și 64 de biți
• Convenții de apelare și gestionarea cadrului de stivă pentru sisteme software embedded și în timp real

Competențe în toolchain-ul de compilator

• Toolchain de compilator bazat pe LLVM: Clang, LLVM, Binutils pentru compilare încrucișată RISC-V
• Scripturi de linker, secțiuni și configurarea layout-ului de memorie pentru medii bare-metal și RTOS
• Intrinseci de compilator, niveluri de optimizare și optimizare de cod ghidată de profiling
• Fluxuri de lucru pentru dezvoltarea toolchain-urilor open-source: construirea, testarea și împachetarea toolchain-urilor GCC/Clang personalizate

Dezvoltare de sisteme embedded și sisteme de operare în timp real

Programare bare-metal și RTOS

• Programare de sisteme în Rust pentru RISC-V: abstracțiuni cu cost zero, gestionarea nesigură a memoriei și dezvoltare bare-metal
• Medii No-Std: linkere personalizate, dezvoltare de drivere de dispozitiv și I/O mapat în memorie
• Zephyr RTOS și dezvoltare BSP Buildroot pentru ținte RISC-V
• Interfațare periferice: programare GPIO, I2C, SPI, UART și controler DMA

Optimizarea puterii și a performanței

• Clock gating, gestionarea domeniilor de putere și optimizarea modurilor de consum redus
• Analiză de performanță precisă pe cicluri cu profiler-e de simulare și contoare hardware de performanță
• Reglarea latenței întreruperilor în timp real pentru aplicații critice din punct de vedere al siguranței

Dezvoltare de kernel Linux și bootloader pentru RISC-V

Ecosistemul de firmware de boot și bootloader

• OpenSBI (implementarea specificației SBI): dezvoltare de firmware bootloader
• UEFI/EDK II pe RISC-V: dezvoltarea stack-ului modern de firmware de boot
• Portarea Coreboot și U-Boot pentru calculatoare single-board RISC-V

Integrarea kernelului Linux

• Contribuții la kernelul mainline RISC-V: device tree overlay-uri, topologie CPU și dezvoltare de drivere pentru controlerul de întreruperi (AIA)
• Dezvoltare BSP de vendor și configurarea kernelului pentru platforme SoC personalizate
• Suport pentru sisteme de fișiere, stack de rețea și suport de containerizare (Docker, Kubernetes) pe sisteme gazdă RISC-V

Design SoC RISC-V și prototipare pe FPGA

Arhitectura SoC multi-core și integrare

• Metodologii de design Network-on-Chip (NoC) pentru procesoare RISC-V multi-core
• Coerența cache Axi4/CHI și protocoale de comunicare între procesoare
• Integrarea de IP open-source: OpenCores, ChIPS Framework și componente RTL de la vendori
• Design de matrice de magistrală și integrare controler de memorie (DDR, SRAM, eMMC, PCIe)

Prototipare de procesoare bazată pe FPGA

• Sinteza FPGA și implementarea nucleului RISC-V (de exemplu, BOOM, VexRiscv, PULP)
• Aserțiuni SystemVerilog (SVA) și metodologie de verificare funcțională bazată pe UVM
• Instrumente de verificare formală și testare bazată pe proprietăți pentru validarea nucleului RISC-V

Extensii vectoriale RISC-V și accelerare specifică domeniului

Analiza aprofundată a extensiei RVV (RISC-V Vector)

• Vector load/store, înmulțire-adunare vectorială fuzionată (VFMA) și accelerarea calculului matriceal
• Operații vectoriale cu lungime variabilă (VL, VLEN) pentru execuție SIMD optimizată pentru volumul de lucru
• Operații cu măști vectoriale, control de segment și flexibilitate a tipurilor de date pentru workload-uri DSP și ML

Proiectarea de instrucțiuni DSP personalizate și specifice domeniului

• Proiectarea de acceleratoare specifice domeniului prin extensii personalizate și interfețe de operanzi bazate pe CBAR
• Modificări ale frontend-ului compilatorului pentru generarea de instrucțiuni personalizate și emiterea de cod
• Strategii de partiționare hardware-software pentru integrarea acceleratoarelor în SoC-uri de producție

Accelerare AI și machine learning la edge pe RISC-V

Design și integrare NPU pentru procesoare RISC-V

• Arhitectura unității de procesare neurală: array-uri sistolice, nuclee tensor și compresia ponderilor pentru accelerarea AI pe cip
• Tehnici de cuantizare a modelelor (INT8, INT4, FP8) pentru implementare la edge pe RISC-V
• Compatibilitate cu framework-uri: TensorFlow Lite Micro, ONNX Runtime și PyTorch Edge pe ținte RISC-V

Calcul eterogen pentru workload-uri AI

• Co-proiectarea CPU-ului gazdă RISC-V cu NPU-ul accelerator AI pentru pipeline-uri de inferență în timp real
• Optimizarea subsistemului de memorie: gestionarea lățimii de bandă HBM/DDR pentru ponderile și activările modelelor ML
• Bugetarea termică și de putere pentru sisteme de inferență AI la edge

Securitate hardware și calcul confidențial pe RISC-V

Protecția memoriei fizice și execuție de încredere

• Protecția memoriei fizice (PMP) și mecanisme de securitate ale page table walker-ului
• Arhitecturi Secure Enclave/TEE pentru RISC-V: integrare OP-TEE, medii de execuție de încredere de clasă SEV
• Securitatea lanțului de boot: rădăcină de încredere, secure boot și atestare de lansare măsurată

Accelerare criptografică

• Extensiile criptografice RISC-V (extensiile Zk, Zkr, K): accelerare SHA, AES, RSA, RSA-PSS și ECC
• Integrarea criptografiei post-cuantice (PQC) pentru procesoarele RISC-V de generație următoare
• Tehnici de atenuare a atacurilor side-channel: programare în timp constant, mascare și generatoare hardware de numere aleatorii

Arhitectură personalizată avansată și proiectarea extensiilor ISA

Arhitectură specifică domeniului și extensii de instrucțiuni personalizate

• Metodologia de proiectare a extensiilor ISA: codificare, tabele de codificare, analiza impactului ABI și procesul de trimitere a specificațiilor către RISC-V International
• Design de set de registre personalizat cu CBAR (Custom Base Address Registers) pentru distribuirea operanzilor
• Pipeline de instrucțiuni, detecția hazardurilor și modificări de pipeline pentru extensii personalizate

Verificarea și signoff-ul modificărilor de arhitectură personalizate

• Design de testbench pentru extensii personalizate: generare de stimuli dirijați vs. aleatori cu constrângeri
• Framework-uri de testare de regresie și verificare ghidată de acoperire pentru modificări arhitecturale
• Testare de interoperabilitate: asigurarea faptului că instrucțiunile personalizate funcționează în cadrul constrângerilor ABI stabilite

Aplicații RISC-V critice din punct de vedere al siguranței și automotive

Siguranță funcțională și conformitate cu standardele automotive

• Conformitatea cu siguranța funcțională ISO 26262 pentru procesoarele RISC-V automotive
• Clasificarea ASIL-Q și dezvoltarea manualului de siguranță pentru IP-ul de siliciu RISC-V
• Tratarea deterministă a întreruperilor, perechi de nuclee în lockstep și protecția memoriei pentru sistemele RISC-V critice din punct de vedere al siguranței

Aplicații industriale în timp real și edge computing

• Conformitatea IEC 61508 SIL și planificarea deterministă pe platforme RISC-V multi-core
• Dezvoltarea de gateway-uri IoT industriale cu RISC-V: conectivitate, analiză la edge și sisteme de actualizare firmware OTA

Proiect de capăt: dezvoltare de sistem RISC-V end-to-end

Proiect pe ciclu de viață complet

• Specificarea arhitecturii: extensii ISA și design de configurare a nucleului pentru un caz de utilizare definit
• Implementare RTL în SystemVerilog cu testbench-uri UVM și acoperire de verificare formală
• Prototipare FPGA, dezvoltare de firmware de boot și integrare de stack de drivere bare-metal
• Personalizarea BSP-ului Linux și a toolchain-ului pentru nucleul RISC-V personalizat
• Implementarea workload-ului AI: integrare NPU, cuantizarea modelului și benchmarking de performanță
• Validarea securității: aplicarea PMP, secure boot și benchmarking de accelerare criptografică
• Documentație de arhitectură tehnică, analiza strategiei de IP și prezentare către echipa cross-funcțională